P4 3.4c auch mit MO stepping

bin da in etwa der selben meinung.
prinzipiell gesehen ist es exkat das selbe spielchen, wie es ATI bei den Radeon chips spielt.

Zitat

Original von TheFrenchbird
Frage : hat MO stepping überhaupt mit EE zu tun, weil die sind auf Intel MO liste nicht's zu finden (sehen link unten), und wo finden man auf Intel website die stepping von EE, habe gesucht und nicht gefunden.

http://processorfinder.intel.com/scripts/list.asp

einfach nur den kompletten domain name, dann kannste auswählen

Sorry, dass ein kleiner unwissender Dödel dem Profi widersprechen muss: (nicht ernst gemeint )

Ich würde sogar sagen, dass die Wahrscheinlichkeit, einen M0 zu finden, der NICHT als EE verkauft wird, bei dem der L3-Cache aber funktioniert, sogar ziemlich gross ist. Wenn auch nur ein einziger der wenigen pro Wafer getesteten Chips Fehler im L3-Cache zeigt, wird der ganze Wafer zum ''EE-Ausschuss'' und wandert damit zu den normalen P4. Sie haben nicht die Zeit und es wäre auch viel zu teuer, ALLE CPU's eines ganzen Wafers durchzutesten und damit muss man aus Sicherheitsgründen alle umlabeln.

das würd ich jetzt mal eine Theorie nennen, oder warst du mal bei Intel in einer Fabrik? Wenn die nicht jeden Prozzi testen würden auf einem Wafer, dann gäbe es ja gar nicht verschieden schnelle CPU's, sondern müssten alle mit demselben Speed anpreisen. Da sie das aber tun, nehmen sie eben die guten Prozzis für schnellere und die schlechten für langsamere Modelle. Deshalb kann man ja auch fast jede Prozzi dem Speed entsprechend besser übertakten...sprich: Ein 3.2Ghz lässt sich vielleicht bis 4 Ghz übertakten, während ein 3 oder 2.8Ghz zum Beispiel nur bis 3.8 Ghz übertakten lässt.

Zitat

Original von Mc Queen
das würd ich jetzt mal eine Theorie nennen, oder warst du mal bei Intel in einer Fabrik?

das ist keine Theorie, das ist sogar sehr praxisbezogen: das hab' ich mal von einem Profi gelesen, der eben bei eine Chiphersteller arbeitet, war zwar von ATI, aber ist genau dasselbe, der Aufwand liegt gar nicht drin, den ganzen Wafer einzeln zu testen - falls sie die einzelnen Chips auf dem Wafer überhaupt einzeln ansteuern können

wenn der ganze wafer mit allen 8 pipes läuft (nebst anderen Tests natürlich), gibt's 9800er oder 9800pro, wenn die pipes Fehler haben eben 9800SE, wenn der ganze Wafer mit 8 pipes und 290MHz läuft, wird er mit 340MHz getestet, wenn das auch geht noch höher, bei Erfolg sind alles 9800XT, sonst halt eben 9800pro oder nur 9800er.

das ist ja genau der Grund, warum nicht nur einige % der 9800SE als vollwertige 9800pro laufen, sondern sehr viel mehr - wenn nur ein einziger 9800-Chip Fehler in den pipes hat, dann ist der ganze Wafer eben 9800SE-Ware und die Chance, so einen wie ich bekommen habe zu ergattern ist nicht gerade klein

als weiteres beispiel kann man AMD mit den Appalbred Durons anführen, welches Athlon XP CPUs mit deaktiviertem L2 Cache sind.

Ob das ganze nun sinn macht oder nicht kann man sich auf folgende weise überlegen:
Man stelle sich vor ein Chiphersteller würde jeden einzelnen DIE auf einem waver testen. Pro Waver wären das bei Intel (300mm Waver) 70685mm^2. Nun könnte man ausrechnen wieviele CPUs das pro Waver sind: 70685mm^2/112mm^2 = 631.
Wenn nun Intel in diesem fall jeden einzelnen dieser 631 DIEs mit verschiedenen Frequenzen durchtesten müsste, dann wären sie auch mit einem perfekt optimierten verfahren wohl eine halbe ewigkeit beschäftigt. zudem kann man die zahl der chips erahnen, die wohl pro tag in einer Intel fab hergestellt werden (davon gibt es ja auch noch mehrere).

Ich arbeite in der Siemens und wir stellen bei uns Alarmanlagen her. Auf diesen Leiterplannet befindet sich ein ASIC. Das ist ein IC der nur für unsgefertigt wird. Dieser IC wird wie ein Prozessor auf einem Waver produziert. Jeder dieser ASICs wird auf dem Waver getestet. Danach wird er gebondet und dann werden noch stichproben genommen.
Es kann sein, dass nicht alle ASICs auf dem Waver voll getestet werden, sondern das nur die wichtigsten Testschritte geprüft werden.

Jeder ASIC wird auf dem Waver geteste. Die einen Stichprobenmässig komplett und die Anderen nur zum Teil

ja, möglich ist das sicher, ist aber eine Mengenfrage. Wie viele ASICs sind pro Wafer und wie viele Wafer pro Tag?

Denke, bei Intel sind das wahrscheinlich um Grössenordnungen mehr

reWARder: so darf man das schon nicht rechnen, das gibt's zum einen mal geometrischen Verschnitt, da der Wafer ja rund ist und die DIE's rechteckig, also am Rand fällt schon mal ''überhängender Kuchenteig'' an.
Das sind zwischen 10 und 20%.
Dann ist natürlich die Ausbeute (genau wie bei chemischen Synthesen) nicht 100%, sondern im Bereich von nur etwa 60% (OK, die Chemiker haben das natürlich viel besser im Griff als die Physiker :D), d.h. von den theoretisch möglichen etwa 580 DIEs (auf einem 300mm-Wafer, also ca. 70700mm^2) gehen 10-20% als Verschnitt weg, bleiben etwa 500 (bei 15%), davon sind 60% gut, der Rest Ausschuss, also 300 OK. Aber das sind immer noch zu viele zum komplett durchtesten, wenn man bedenkt, dass Intel pro Fab sicher Hunderte von Wafern täglich herstellt...

Ja das stimmt ist sind keine 300mm Wafer und sicher auch nicht so viel. Wir produzieren etwa 3 Millionen Melder pro Jahr.

Also nach eurer Aussage, gibt es Prozessoren die niemals getestet wurden? Also könnte es sein, dass mein nächster Prozi gar nicht funktioniert?

Dein nächster Prozzi wird 100% funktionieren, denn der wurde getestet, aber er wurde erst zu einer CPU gemacht, nachdem klar war, dass der verwendete DIE (das ist ja noch kein Prozessor) alle vorgängigen DIE-spezifischen Tests erfolgreich durchlaufen hat (z.B. die für die Rechenfunktionen, für die L1- und L2-Funktionen usw.)
Es geht ja darum, dass eben schon wenn aus einer Stichprobe von vielleicht 5-10% der Die's eines ganzen Wafers nur EINER bei mehreren wichtigen Tests durchfällt der ganze Wafer Schrott ist, wenn aber das Problem nicht so heikel ist oder so eingegrenzt werden kann, dass man z.B. sagen kann, nur der L3-Cache ist defekt, dann können ja alle DIE's noch für die Herstellung von P4-X.Y-C verwendet werden.

Ja aber wenn die für die Rechenfunktionen, für die L1- und L2-Funktionen usw. auf dem Waver bei jedem Prozessor getestet wird, wieso dann der L3 nur stichprobenmässig?

gute Frage
viel grösser ---> zeitaufwendiger, nicht so schlimm, wenn er nicht funktioniert... ich weiss auch nicht

beim Speed ist es klar: wenn die 10% ausgewählter Chips bei 2.8 laufen, werden sie bei 3GHz getestet, dann bei Erfolg bei 3.2 usw. wenn bei 3.2 einige nicht mehr laufen, ist der Wafer ein 3.0GHz-Wafer und die DIEs werden zu 3.0C-CPUs.
Wenn sie dann fertig sind (und der Ausschuss bereits auf DIE-Stufe aussortiert ist) müssen sie natürlich dann mit 3.0GHz komplett durchgetestet werden, denn es könnte ja bei 3.0 einer auf dem DIE ''geschloffen'' sein, da er gar nicht auf 3G getestet worden ist. Aber wenn die 10% ausgewählter DIE's alle fehlerfrei mit 3G laufen ist die Wahrscheinlichkeit gross, dass alle gut sind, wenn einige nicht fehlerfrei laufen, ist die Wahrscheinlichkeit aber nicht 100%, dass alle fehlerbehaftet sind - irgendwie so stelle ich mir das vor

Ich glaube es werden alle Prozis auf dem Wafer getestet. Einige davon Koplett durchgetestet. Andere hingegen werden nur auf wenige Wichtige Sachen getestet. Eben ob der Chache fehlerfrei arbeitet oder nicht.
Aber getestet wird jeder und dass noch auf dem Wafer

cih denke, es läuft so, wie Sharky es vermutet. Zuerst werden die zig DIE's auf einmal getestet, also der ganze Wafer. Läufts fehlerfrei, sind alles EE's, wenn nicht, sinds alles C's.
Danach werden sie fertig gebaut und in die entsprechenden "Gehäuse" (PIV C oder EE) gepflanzt, dann folgt der Speedtest.
Langer Rede kurzer Sinn - meiner Meinung nach müsste es versteckte EE's geben.

Ich nehme wieder das ASIC Beispiel zu Hilfe. Nach dem bonden (insgehäusestecken) wird nur noch Stichprobenmässig getestet.

Eben ich denke auch, dass alle getestet werden. Sobald einer schlecht ist wird der ganze Wafer herunter gestuft. Doch was ist, wenn ein Prozi gar nicht will? Wafer wegwerfen?

Gibt es Bilder von einem 2,8 mit M0 Stepping ohne Spacer? Ich glaube erlich gesagt nicht das es richtige EE sind. Der EE ist ja eigentlich ein reiner XEON CPU. Es gibt ja aber auch XEON CPUs ohne L3 Cache....

Zitat

Original von MondGsicht
Eben ich denke auch, dass alle getestet werden. Sobald einer schlecht ist wird der ganze Wafer herunter gestuft. Doch was ist, wenn ein Prozi gar nicht will? Wafer wegwerfen?

genau das ist die Frage, aber ich denke, da haben sich die Chiphersteller schon ihre Gedanken gemacht und irgendwelche Testalgorithmen gefunden, die das Risiko, einen ganzen Wafer müllen zu müssen, minimieren.

Duke: man soll's eben unten an den Kondensatoren sehen, der M0 (z.B. auch meiner) hat da genau wie die EE eben jede Position bestückt, der normale P4 nicht.

links P4, rechts Prescott

P4-EE

Zitat

Original von Sh@rky
P4-EE

Mein 3.2C sieht von hinten genau gleich aus, es ist aber ganz sicher kein EE von der DIE grösse her!!!

woher kennst du denn die DIE-Grösse deines P4 3.2C? Hast du den Heatspreader abgenommen?

könnte es nicht sein, dass der EE jetzt auch in 90nm hergestellt wird? Nur so eine Idee